難波 一輝

現在の研究テーマ

VLSI のテスト容易化設計
遅延故障テスト
高信頼設計(フォールトトレランス)

所属学会

電子情報通信学会
IEEE
情報処理学会

発表論文

原著論文

筆頭

1. Kazuteru Namba, "Master-slave FF using DICE capable of tolerating soft errors occurring around clock edge, " IEICE Trans. Inf. & Syst., Vol.E103-D, No.4, pp.892-895, Apr. 2020.
2. Kazuteru Namba and Fabrizio Lombardi, "Coding for Write Latency Reduction in a Multi-Level Cell (MLC) Phase Change Memory (PCM)," IEEE Trans. Comput. Vol.68, No.2, pp.301-306, Feb. 2019.
3. Kazuteru Namba and Fabrizio Lombardi, "A Single and Adjacent Error Correction Code for Fast Decoding of Critical Bits," IEEE Trans. Comput. Vol.67, No.10, pp.1525-1531, Oct. 2018.
4. Kazuteru Namba and Fabrizio Lombardi, "On coding for endurance enhancement and error control of phase change memories (PCMs) with write latency reduction," IEEE Trans. Very Large Scale Integr. Syst., Vol.26, No.2, pp.230-238, Feb. 2018.
5. Kazuteru Namba and Fabrizio Lombardi, "Parallel decodable multi-level unequal burst error correcting codes for memories of approximate systems," IEEE Trans. Comput., Vol.65, No.12, pp.3794-3801, Dec. 2016.
6. Kazuteru Namba and Fabrizio Lombardi, "A Coding Scheme for Write Time Improvement of Phase Change Memory (PCM) Systems," IEEE Trans. Multi-Scale Comput. Syst., Vol.2, No.4, pp.291-296, Sep. 2016.
7. Kazuteru Namba and Fabrizio Lombardi, "Single multiscale-symbol error correction codes for multiscale storage systems," IEEE Trans. Comput., Vol. 65, No. 6, pp.2005-2009, Jun 2016.
8. Kazuteru Namba and Fabrizio Lombardi, "High-speed parallel decodable non-binary single-error correcting (SEC) codes," IEEE Trans. Device Mater. Reliab., Vol. 16, No. 1, pp.30-37, Mar. 2016.
9. Kazuteru Namba and Fabrizio Lombardi, "Parallel decodable two-level unequal burst error correcting codes," IEEE Trans. Comput., Vol. 64, No. 10, pp. 2902-2911, Oct. 2015.
10. Kazuteru Namba and Fabrizio Lombardi, "Non-binary Orthogonal Latin Square Codes for a Multilevel Phase Charge Memory (PCM)," IEEE Trans. Comput., Vol. 64, No. 7, pp.2092-2097, Jul. 2015.
11. Kazuteru Namba and Fabrizio Lombardi, "A single and adjacent symbol error correcting parallel decoder for Reed-Solomon codes," IEEE Trans. Device Mater. Reliab., Vol. 15, No. 1, pp.75-81, Mar. 2015.
12. Kazuteru Namba, Salvatore Pontarelli, Marco Ottavi and Fabrizio Lombardi, "A single-bit and double-adjacent error correcting parallel decoder for multiple-bit error correcting BCH codes," IEEE Trans. Device Mater. Reliab., Vol.14, No.2, pp.664-671, Jun. 2014.
13. Kazuteru Namba and Fabrizio Lombardi, "Concurrent Error Detection of Binary and non-Binary OLS Parallel Decoders," IEEE Trans. Device Mater. Reliab. Vol.14, No.1, pp.112-120, Mar. 2014.
14. Kazuteru Namba, Takashi Katagiri and Hideo Ito, "Timing-error-detecting Dual-edge-triggered Flip-flop," J. Electronic Test.: Theory & Appl., Vol.29, No.4, pp.545-554, Aug. 2013.
15. Kazuteru Namba, Nobuhide Takashina and Hideo Ito, "Design for Delay Measurement Aimed at Detecting Small Delay Defects on Global Routing Resources in FPGA," IEICE Trans. Inf. & Syst., Vol.E96-D, No.8, pp.1613-1623, Aug. 2013.
16. Kazuteru Namba and Hideo Ito, "Test Sets for Robust Path Delay Fault Testing on Two-Rail Logic Circuits," IEEE Trans. Comput., Vol.60, No.10, pp.1459-1470, Oct. 2011.
17. Kazuteru Namba and Hideo Ito, "Construction of BILBO FF with Soft-Error-Tolerant Capability," IEICE Trans. Inf. & Syst., Vol.E94-D, No.5, pp.1045-1050, May, 2011.
18. Kazuteru Namba and Hideo Ito, "Chiba Scan Delay Fault Testing with Short Test Application Time," J. Electronic Test.: Theory & Appl., Vol.26, No.6, pp.667-677, Dec., 2010.
19. Kazuteru Namba, Kengo Nakashima and Hideo Ito, "Single-Event-Upset Tolerant RS Flip-Flop with Small Area," IEICE Trans. Inf. & Syst., Vol.E93-D, No.12, pp.3407-3409, Dec., 2010.
20. Kazuteru Namba, Takashi Ikeda and Hideo Ito, "Construction of SEU Tolerant Flip-Flops Allowing Enhanced Scan Delay Fault Testing," IEEE Trans. Very Large Scale Integr. Syst., Vol.18, No.9, pp.1265-1276, Sep., 2010.
21. Kazuteru Namba and Hideo Ito, "Analysis of Path Delay Fault Testability for Two- Rail Logic Circuits," IEICE Trans. Fundamentals, Vol.E92-A, No.9, pp.2295-2303, Sep., 2009.
22. Kazuteru Namba, Yoshikazu Matsui and Hideo Ito, "Test Compression for IP Core Testing with Reconfigurable Network and Fixing-Flipping Coding," J. Electronic Test.: Theory & Appl., Vol. 25, No. 1, pp.97-105, Feb., 2009.
23. Kazuteru Namba and Hideo Ito, "Test Compression for Robust Testable Path Delay Fault Testing Using Interleaving and Statistical Coding," IEICE Trans. Inf. & Syst., Vol.E92-D, No.2, pp.269-282, Feb., 2009.
24. Kazuteru Namba and Hideo Ito, "Redundant Design for Wallace Multiplier," IEICE Trans. Inf. & Syst. Vol.E89-D, No. 9, pp.2512-2524, Sept., 2006.
25. Kazuteru Namba and Hideo Ito, "Proposal of Testable Multi-Context FPGA Architecture," IEICE Trans. Inf. & Syst. Vol.E89-D, No. 5, pp.1687-1693, May, 2006.
26. Kazuteru Namba and Hideo Ito, "Scan Design for Two-Pattern Test without Extra Latches," IEICE Trans. Inf. & Syst. Vol.E88-D, No. 12, pp.2777-2785, Dec., 2005.
27. Kazuteru Namba and Hideo Ito, "Deterministic Delay Fault BIST Using Adjacency Test Pattern Generation," IEICE Trans. Inf. & Syst. Vol.E88-D, No. 9, pp.2135-2142, Sept., 2005.
28. (*) 難波 一輝, "2段階バースト/ビット誤り訂正機能を有する不均一誤り制御符号," 信学論 A, Vol.J86-A, No. 5, pp.578-586, 2003年 5月.
29. (*) 難波 一輝, 藤原 英二, "整数環上で構成した多元1シンボル誤り訂正・隣接2シンボル入れ換え誤り訂正符号," 信学論 D-I, Vol.J86-D-I, No.1, pp.23-28, 2003年 1月.
30. Kazuteru Namba and Eiji Fujiwara, "Two-Level Unequal Error Protection Codes with Burst and Bit Error Correcting Capabilities," IEICE Trans. Fundamentals, Vol.E85-A, No.6, pp.1426-1430, June, 2002.
31. (*) 難波 一輝, 藤原 英二, "多元単一シンボル誤り訂正符号," 信学論 D-I, Vol.J83-D-I, No.3, pp.368-374, 2000年 3月.

連名 (院生・学生が筆頭)

32. Yuta Yamamoto and Kazuteru Namba, "Complete double node upset tolerant latch using C-element," IEICE Trans. Inf. & Syst., Vol.E103-D, No.10, pp.2125-2132, Oct. 2020.
33. Ri Cui and Kazuteru Namba, "A Calibration Technique for DVMC with Delay Time Controllable Inverter," IPSJ Trans. Syst. LSI Des. Method, Vol.9, pp.30-36, Feb. 2016.
34. Wenpo Zhang, Kazuteru Namba and Hideo Ito, "Improving Small-Delay Fault Coverage of On-Chip Delay Measurement by Segmented Scan and Test Point Insertion," IEICE Trans. Inf. & Syst., Vol.E97-D, No.10, pp.2719-2729, Oct. 2014.
35. Wenpo Zhang, Kazuteru Namba and Hideo Ito, "Scan Shift Time Reduction Using Test Compaction for On-Chip Delay Measurement," IEICE Trans. Inf. & Syst., Vol.E97-D, No.3, pp.533-540, Mar. 2014.
36. Wenpo Zhang, Kazuteru Namba and Hideo Ito, "Improving Test Coverage by Measuring Path Delay Time Including Transmission Time of FF," IEICE Trans. Inf. & Syst., Vol.E96-D, No.5, pp.1219-1222, May, 2013.
37. Kiyonori Matsumoto, Kazuteru Namba and Hideo Ito, "Scan FF Reordering for Test Volume Reduction in Chiba-Scan Architecture," IPSJ Trans. Syst. LSI Des. Method, Vol.4, pp.140-149, Aug., 2011.
38. 田辺 融, 加藤 健太郎, 難波 一輝, 伊藤 秀男, "差分によるVLSI回路の遅延測定," 信学論 D, Vol.J93-D, No.4, pp.460-468, 2010年 4月.
39. Shuangyu Ruan, Kazuteru Namba and Hideo Ito, "Construction of Soft-Error-Tolerant FF with Wide Error Pulse Detecting Capability," IEICE Trans. Inf. & Syst., Vol.E92-D, No.8, pp.1534-1541, Aug., 2009.
40. Kentaroh Katoh, Kazuteru Namba and Hideo Ito, "Design for Delay Fault Testability of Dual Circuits Using Master and Slave Scan Paths," IEICE Trans. Inf. & Syst., Vol.E92-D, No.3, pp.433-442, Mar., 2009.
41. Kentaroh Katoh, Kazuteru Namba and Hideo Ito, "Design for Delay Fault Testability of 2-Rail Logic Circuits," IEICE Trans. Inf. & Syst., Vol.E92-D, No.2, pp.336-341, Feb., 2009.
42. Kentaroh Katoh, Kazuteru Namba and Hideo Ito, "Two-Stage Stuck-at Fault Test Data Compression Using Scan Flip-Flops with Delay Fault Testability," IPSJ Trans. Syst. LSI Des. Method, Vol. 1, pp.91-103, Aug., 2008.
43. Yoichi Sasaki, Kazuteru Namba and Hideo Ito, "Circuit and Latch Capable of Masking Soft Errors with Schmitt Trigger," J. Electronic Test.: Theory & Appl. Vol.24, No.1-3, pp.11-19, June, 2008.

連名 (その他)

44. Wei Wei, Kazuteru Namba, Yong-Bin Kim and Fabrizio Lombardi, "A Novel Scheme for Tolerating Single Event/Multiple Bit Upsets (SEU/MBU) in Non-Volatile Memories, " IEEE Trans. Comput., vol. 65, no. 3, pp.781-790, Mar. 2016.
45. Wei Wei, Kazuteru Namba, Jie Han and Fabrizio Lombardi, "Design of a Non-Volatile 7T1R SRAM Cell for Instant-on Operation," IEEE Trans. Nanotechnol., vol. 13, no. 5, pp. 905-916, Sep. 2014.
46. Wei Wei, Kazuteru Namba and Fabrizio Lombardi, "Extending Non-Volatile Operation to DRAM Cells," IEEE Access, vol. 1, pp. 758-769, Nov. 2013.
47. Kentaroh Katoh, Kazuteru Namba and Hideo Ito, "An On-Chip Delay Measurement Technique Using Signature Registers for Small-Delay Defect Detection, " IEEE Trans. Very Large Scale Integr. Syst., vol. 20, No. 5, pp.804-817, May 2012.
48. (*) 藤原 英二, 難波 一輝, 北神 正人, "バースト誤り制御符号に対する並列復号法," 信学論 A, Vol.J85-A, No.11, pp.1284-1295, 2002年 11月.

(*) の付いている論文については Electronics and Communications in JAPAN 誌に英訳があります。

国際会議 (査読付き)

筆頭

• Kazuteru Namba and Fabrizio Lombardi, "A Novel Scheme for Concurrent Error Detection of OLS Parallel Decoders," Proc. 2013 IEEE Int. Symp. Defect and Fault Tolerance VLSI and Nanotechnol. Syst., pp.52-57, Oct. 2013.
• Kazuteru Namba, Nobuhide Takashina and Hideo Ito, "Delay Measurement of Global Routing Resources in FPGA for Small Delay Defect Detection," Proc. 13th IEEE Workshop RTL & High Level Test., pp.4.4.1-4.4.6, Nov., 2012.
• Kazuteru Namba, Takashi Katagiri and Hideo Ito, "Dual-Edge-Triggered FF with Timing Error Detection Capability, " Proc. 2012 IEEE Int. Symp. Defect and Fault Tolerance VLSI and Nanotechnol. Syst., pp.187-192, Oct., 2012.
• Kazuteru Namba and Hideo Ito, "Soft Error Tolerant BILBO FF," Proc. 25th IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems, pp.73-81, Oct., 2010.
• Kazuteru Namba, Masatoshi Sakata and Hideo Ito, "Single Event Induced Double Node Upset Tolerant Latch," Proc. 25th IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems, pp.280-288, Oct. 2010.
• Kazuteru Namba and Hideo Ito, "Path Delay Fault Test Set for Two-Rail Logic Circuits," Proc. 14th IEEE Int'l Symp. Pacific Rim Dependable Comput., pp.347-348, Dec., 2008.
• Kazuteru Namba and Hideo Ito, "Delay Fault Testability on Two-Rail Logic Circuits," Proc. 23rd IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems, pp.482-490, Oct., 2008.
• Kazuteru Namba, Yoshikazu Matsui and Hideo Ito, "Improvement in Test Compression for IP Core Testing Using Reconfigurable Network," Proc. 8th IEEE Workshop RTL & High Level Test., pp.61-66, Oct., 2007.
• Kazuteru Namba and Hideo Ito, "Interleaving of Delay Fault Test Data for Efficient Test Compression with Statistical Coding," Proc. 15th IEEE Asian Test Symp., pp.389-394, Nov., 2006.
• Kazuteru Namba and Hideo Ito, "Design of Defect Tolerant Wallace Multiplier," Proc. 11th IEEE Int'l Symp. Pacific Rim Dependable Comput., pp.300-304, Dec., 2005.
• Kazuteru Namba and Eiji Fujiwara, "Unequal Error Protection Codes with Two-Level Burst and Bit Error Correcting Capabilities," Proc. 16th IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems, pp.299-307, Oct., 2001.

院生・学生による発表

• Tomohiro Ishii and Kazuteru Namba, "Stuck-at fault tolerance in DNN using statistical data,"IEEE Pacific Rim International Symposium on Dependable Computing, Nov. 2022 (発表予定).
• Shogo Takahashi and Kazuteru Namba, "A Double Node Upset tolerant SR latch using C-element," Proc. IEEE Int'l Conf. Consum. Electron. Taiwan, July 2022.
• Noriki Matsuura and Kazuteru Namba, "Edge Triggered D Flip-Flop Using Complementarity of DICE," Proc. 22nd IEEE Workshop on RTL and High Level Testing / Dependability Workshop @ Matsuyama, Nov., 2021.
• Takumi Aoyama, Kazuteru Namba, Josaphat Tetuko Sri Sumantyo, "Design of FPGA Board for CP-SAR Image Processing System," Proc. IEEE Asia-Pacific Conference on Synthetic Aperture Radar, Nov. 2021.
• Keisuke Kozu and Kazuteru Namba, "Relaxing device requirements for non-linearity in Deep Neural Networks accelerators with Phase Change Memory," Proc. IEEE Int'l Conf. Consum. Electron. Taiwan, Sept. 2021.
• Tomohiro Takahashi and Kazuteru Namba, "Influence of recognition performance on recurrent neural network using phase-change memory as synapses," Proc. IEEE Int'l Conf. Consum. Electron. Taiwan, Sept. 2020.
• Yuta Yamamoto and Kazuteru Namba, "Construction of latch design with complete double node upset tolerant capability using C-element," Proc. 2018 IEEE Int. Symp. Defect and Fault Tolerance VLSI and Nanotechnol. Syst., Oct. 2018.
• Nao Horita and Kazuteru Namba, "Measurements of critical charge around rising edge of clock signal," Proc IEEE Int'l Conf. Consum. Electron. Taiwan, May 2018.
• Hiroki Ueno and Kazuteru Namba, "Construction of A Soft Error (SEU) Hardened Latch with High Critical Charge," Proc. 2016 IEEE Int. Symp. Defect and Fault Tolerance VLSI and Nanotechnol. Syst., pp.27-30, Sep. 2016.
• Wenpo Zhang, Kazuteru Namba and Hideo Ito, "Area Overhead Reduction for Small-Delay Defect Detection Using On-chip Delay Measurement, " Proc. IEEE 12th Int'l Conf. Solid-State & Integr. Circuit Technol., Oct. 2014.
• Wenpo Zhang, Kazuteru Namba and Hideo Ito, "Delay Measurement of Dual-Rail Asynchronous Circuits for Small-Delay Defect Detection, " Proc. IEEE Tencon 2013, Oct. 2013.
• Kouta Maebashi, Kazuteru Namba and Masato Kitakami, "Testing of switch blocks in TSV-reduced three-dimensional FPGA," Proc. 2013 IEEE Int. Symp. Defect and Fault Tolerance VLSI and Nanotechnol. Syst., pp.302-307, Oct. 2013.
• Takieddine Sbiai and Kazuteru Namba, "NoC Dynamically Reconfigurable as TAM, " Proc. 21st IEEE Asian Test Symp., pp.326-331, Nov., 2012.
• Wenpo Zhang, Kazuteru Namba and Hideo Ito, "Improving Small-Delay Fault Coverage for On-chip Delay Measurement, " Proc. 2012 IEEE Int. Symp. Defect and Fault Tolerance VLSI and Nanotechnol. Syst., pp.193-198, Oct., 2012.
• Kiyonori Matsumoto, Kazuteru Namba and Hideo Ito, "Test Vector Reduction by Reordering Flip-flops for Scan Architecture with Delay Fault Testability," Proc. 11th IEEE Workshop RTL & High Level Test., pp.111-116, Dec., 2010.
• Takumi Hoshi, Kazuteru Namba and Hideo Ito, "Testing of Switch Blocks in Three-Dimensional FPGA," Proc. 24th IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems, pp.227-235, Oct., 2009.
• Shuangyu Ruan, Kazuteru Namba and Hideo Ito, "Soft Error Hardened FF Capable of Detecting Wide Error Pulse," Proc. 23rd IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems, pp.272-280, Oct., 2008.
• Takashi Ikeda, Kazuteru Namba and Hideo Ito, "Soft Error Hardened Latch Scheme for Enhanced Scan Based Delay Fault Testing," Proc. 22nd IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems, pp.282-290, Sept., 2007.
• Yoichi Sasaki, Kazuteru Namba and Hideo Ito, "Soft Error Masking Circuit and Latch Using Schmitt Trigger Circuit," Proc. 21st IEEE Int. Symp. Defect and Fault Tolerance in VLSI Systems, pp.327-335, Oct. 2006.

その他の発表

• Shanshan Liu, Pedro Reviriego, Kazuteru Namba, Salvatore Pontarelli, Livi Xiao, Fabrizio Lombardi, "Low Redundancy Double Error Correction Spotty Codes Combined with Gray Coding for 64 Data Bits Memories of 4-bit Multilevel Cells, " Proc. 2019 IEEE Int. Symp. Defect and Fault Tolerance VLSI and Nanotechnol. Syst., Oct. 2019.
• Josaphat Tetuko Sri Sumantyo, Nobuyoshi Imura, Shunsuke Onishi, Tetsuo Yasaka, Robertus Heru Triharjanto and Koichi Ito, Steven Gao, Kazuteru Namba, Katsumi Hattori, Fumio Yamazaki, Chiharu Hongo, Akira Kato, Daniele Perissin, "L-band Circularly Polarized SAR onboard Microsatellite," Proc. IEEE Int'l Geosci. Remote Sens. Symp., Jul. 2017.
• Wei Wei, Kazuteru Namba and Fabrizio Lombardi "Design and Comparative Evaluation of a Hybrid Cache Memory at Architectural Level, " Proc. 26th ACM Int'l Conf. Great Lakes Symp. VLSI, pp. 125-128, May. 2016.
• Wei Wei, Kazuteru Namba and Fabrizio Lombardi, "Hybrid Designs for Non-Volatile Embedded Memory Cells," Proc. IEEE 15th Int'l Conf. Nanotechnol., pp.1206-1209, Jul. 2015.
• Fabrizio Lombardi, Wei Wei and Kazuteru Namba, "Novel Designs of Embedded Hybrid Cells for High Performance Memory Circuits, " Proc. 25th ACM Int'l Conf. Great Lakes Symp. VLSI, pp. 91-94, May. 2015.
• Wei Wei, Kazuteru Namba and Fabrizio Lombardi, "Designs and Analysis of Non-Volatile Memory Cells for Single Event Upset (SEU) Tolerance," Proc. 2014 IEEE Int. Symp. Defect and Fault Tolerance VLSI and Nanotechnol. Syst., pp.69-74, Oct. 2014.
• Wei Wei, Kazuteru Namba and Fabrizio Lombardi, "New 4T-Based DRAM Cell Designs," Proc. 24th ACM Int'l Conf. Great Lakes Symp. VLSI, pp.199-204, May 2014.
• Masato Kitakami, Hiroshi Konno, Kazuteru Namba and Hideo Ito, "Quantitative Evaluation of Integrity for Remote System Using the Internet," Proc. 16th IEEE Int'l Symp. Pacific Rim Dependable Comput., pp.229-230, Dec., 2010.
• Kentaroh Katoh, Kazuteru Namba and Hideo Ito, "A Low Area On-Chip Delay Measurement System Using Embedded Delay Measurement Circuit," Proc. 19th IEEE Asian Test Symp., pp.343-348, Dec., 2010.
• Kentaroh Katoh, Kazuteru Namba and Hideo Ito, "A Low-Area and Short-Time Scan-Based Embedded Delay Measurement Using Signature Registers," Proc. IEEE Int'l Symp. VLSI Des., Autom. & Test, pp.311-314, Apr., 2010.
• Kentaroh Katoh, Toru Tanabe, Haque Md Zahidul, Kazuteru Namba and Hideo Ito, "A Delay Measurement Technique Using Signature Registers," Proc. 18th IEEE Asian Test Symp., pp.161-166, Nov., 2009.
• Masato Kitakami, Akihiro Katada, Kazuteru Namba and Hideo Ito, "Dependability Evaluation for Internet-based Remote Systems," Proc. 15th IEEE Int'l Symp. Pacific Rim Dependable Comput., pp.256-259, Nov., 2009.
• Eiji Fujiwara, Kazuteru Namba, and Masato Kitakami, "Parallel Decoding for Burst Error Control Codes," Proc. 2002 IEEE Int. Symp. Information Theory, p.429, June, 2002.

研究会・全国大会

筆頭

• 難波 一輝, "学部生による高位合成を用いた強化学習回路の作成," 信学技報, FIIS, 2021年 3月.
• 難波 一輝, "耐ソフトエラーラッチにおけるセットアップホールド時間と耐ソフトエラー性の関係," 信学技報, FIIS, 2019年 10月.
• 難波 一輝, 上野 弘貴, "異なる電源電圧に対する耐ソフトエラー性ラッチ回路への中性子線照射実験," 信学技報, FIIS, 2019年 3月.
• 難波 一輝, 伊藤 秀男, "ソフトエラー訂正機能を有するBILBOフリップフロップ," 信学技報, DC2010-4, 2010年 4月.
• 難波 一輝, 伊藤 秀男, "遅延故障テスト容易化SEHラッチにおけるエンハンスドスキャンテスト," 信学技報, FIIS, 2008年 10月.
• 難波 一輝, 伊藤 秀男, "2線式論理回路に対するパス遅延故障テスト集合," 信学技報, FIIS, 2008年 3月.
• 難波 一輝, 伊藤 秀男, "2線式論理回路における遅延故障テスト," 信学技報, FIIS, 2007年 10月.
• 難波 一輝, 伊藤 秀男, "欠陥救済Wallace乗算器の設計," 信学技報, FIIS, 2005年 6月.
• 難波 一輝, 伊藤 秀男, "冗長ラッチを有さない2パターンテスト用スキャン設計," FTC, 2005年 1月.
• 難波 一輝, 伊藤 秀男, "SoCの局所ホモジーニアス欠陥救済方式," FTC, 2004年 7月.
• 難波 一輝, 藤原 英二, "入れ換え誤り制御機能を有する多元不均一誤り制御符号," 信学'02総大, D-10-1, 2002年.
• 難波 一輝, 藤原 英二, "バースト誤りに対する保護機能を有する1ビット誤り訂正符号の構成法," 信学'00ソ大, D-10-1, 2000年.
• 難波 一輝, 藤原 英二, "不均一バースト誤り保護機能を有する1ビット誤り訂正符号," 信学'99総大, D-10-9, 1999年.
• 難波 一輝, 藤原 英二, "バースト誤りに対する保護機能を有する単一ビット誤り訂正符号," 信学技報, FTS99-67, pp.15-22, 1999年.
• 難波 一輝, 藤原 英二, "バースト誤りに対する保護機能を有するSEC符号," 信学'98総大, A-6-16, 1998年.
• 難波 一輝, 藤原 英二, "整数環上で構成した単一シンボル誤り訂正符号," 信学'97ソ大, A-6-3, 1997年.

院生・学生による発表

• 余 若曦, 難波 一輝, "動作電圧引き下げによる低消費電力ニューラルネットワークのための6T-8TハイブリッドSRAM," 信学技報, DC, 2022年 11月 (発表予定).
• 青山 拓未, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "高位合成を用いたCP-SAR画像処理システムの開発," 信学技報, SANE, 2022年 11月 (発表予定).
• Ji Wu, Kazuteru Namba, "Low power quantized neural network by reducing the operating voltage of SRAM," 信学技報, DC, 2022年 10月 (発表予定).
• 高橋 尚悟, 難波 一輝, "完全なDNU耐性を有するC-elementを用いたSRラッチ," 信学技報, FIIS, 2022年 3月.
• 田中 雄大, 青山 拓未, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "UAV搭載CP-SAR画像処理におけるHLSとIPコアの比較," 信学技報, SANE2021-76, 2021年 12月.
• 高津 啓佑, 難波 一輝, "SRAMの動作電圧引き下げによるニューラルネットワークの低電力化," 信学技報, DC2021-31, 2021年 12月.
• Zhenghao Zhang, Kazuteru Namba, "Design and implementation of a soft-core control unit of a FPGA based autonomous flight control system for small UAVs," 信学技報, FIIS, 2021年 10月.
• Xiaohan Zhou, Kazuteru Namba, "An implementation of adaptive Kalman filter with PID controller in UAV control system," 信学技報, FIIS, 2021年 10月.
• 松浦 徳己, 難波 一輝, "DICEの相補性に基づくエッジトリガ型D-FF," 信学技報, DC2021-15, 2021年 10月.
• 高橋 知宏, 難波一輝, "マルチレベルセル相変化メモリを用いた連想メモリ," 信学技報, DC2021-1, 2021年 7月.
• 室賀 元晴, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "FPGAを用いたCP-SAR画像処理システム基板の設計," 信学技報, SANE2020-34, 2020年 11月.
• Haijia Xu, Kazuteru Namba, "DET Flip-Flops with SEU Detection Capability Using DICE and C-Element," 信学技報, DC2020-34, 2020年 11月.
• 楊 昊天, 難波 一輝, "相変化メモリを用いた赤黒木構造の書き込み時間削減," 信学技報, FIIS, 2020年 10月.
• 中田 惟吹, 難波 一輝, "C-elementを用いた耐ソフトエラー性を有するSRラッチ," 信学技報, DC2020-19, 2020年 10月.
• 李 岩, 難波 一輝, "FPGA上での異なるビット数シナプス重みに相変化メモリを用いた畳み込みニューラルネットワーク," 信学技報, FIIS, 2020年 3月.
• 高橋 知宏, 難波 一輝, "重み保存に相変化メモリを用いた場合のリカレントニューラルネットワークへの識別性能の影響," 信学技報, FIIS, 2020年 3月.
• 山本 雄太, 難波 一輝, "C-elementを用いた耐ソフトエラーラッチにおける電源電圧と臨界電荷量の関係," FTC研究会, 2020年 1月.
• 中田 惟吹, 山本 雄太, 堀田 奈央, 難波 一輝, "中性子線照射実験による異なるゲート幅を有する耐ソフトエラーラッチ回路の評価," 信学技報, FIIS, 2019年 6月.
• 浜口 暢, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "FPGAを用いたTCP/IP通信実装CP-SAR画像処理システム," 信学技報, FIIS, 2019年 3月.
• 陳 培愚, 難波 一輝, "シナプス重みに相変化メモリを用いたニューラルネットワークの識別性能への影響," FTC研究会, 2019年 1月.
• 李 陽, 難波 一輝, "PCMシナプスベースのニューラルネットワーク用のCPUと結合したウェイトトレーニング方法," FTC研究会, 2019年 1月.
• 山本 雄太, 難波 一輝, "C-elementを用いたDNU耐性ラッチ," 信学技報, FIIS, 2018年 6月.
• 徐 釗, 難波 一輝, "JTAGとDVMC を用いたテスティング回路設計, " 信学技報, FIIS, 2018年 6月.
• Li Dongxu, Kazuteru Namba, "Application of Partial Triple Modular Redundancy (PTMR) in the Wallace-Tree Multiplier," 信学技報, FIIS, 2018年 6月.
• 文屋 勝, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "ソフトコアCPUを用いたCP-SAR画像処理システム," 信学技報, FIIS, 2017年 10月.
• 陳 星宇, 難波 一輝, "Cycle-Set Code：MLC PCMの書き込み遅延時間削減のための符号," FTC研究会, 2017年 7月.
• 堀田 奈央, 難波 一輝, "Delta DICEに基づく二重ノード反転耐性ラッチ回路," 信学技報, FIIS, 2017年 6月.
• 上野 弘貴, 難波 一輝, "耐ソフトエラー性ラッチ回路に対する中性子線照射実験の調査と評価," 信学技報, FIIS, 2017年 6月.
• 文屋 勝, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "FPGAによる多様な画像サイズ対応のCP-SAR画像処理システム," 信学技報, FIIS, 2016年 6月.
• 上野 弘貴, 難波 一輝, "高い耐ソフトエラー性を有するラッチ," 信学'16総大, D-10-1, 2016年 3月.
• 崔 日, 難波 一輝, "可変遅延素子を用いたDVMCの較正技術の分解能評価," FTC研究会, 2016年 1月.
• 崔 日, 難波 一輝, "クロック発生器を用いたDVMCの較正," 信学技報, FIIS, 2015年 3月.
• 文屋 勝, 飯塚 慧, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "UAV搭載CP-SAR画像処理システムにおける Ethernetを用いたFPGA間通信," 信学技報, FIIS, 2015年 3月.
• 張 文坡，難波 一輝，伊藤 秀男, "スキャン回数削減による微小遅延故障測定法のテスト圧縮," FTC研究会, 2015年1月.
• 張 文坡，難波 一輝，伊藤 秀男, "テスト圧縮を考えた微小遅延故障検出率向上法," 信学技報, FIIS, 2014年 6月.
• 前橋 孝太, 難波 一輝, 北神 正人, "組み立てを考慮したTSV削減型3次元FPGAのスイッチブロックテスト," 信学技報, FIIS, 2014年 3月.
• 飯塚 慧, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "FPGAのメモリ使用量削減によるUAV搭載CP-SAR画像処理システムの改良," 信学技報, FIIS, 2013年 11月.
• 崔 磊, 張 文坡, 難波 一輝, "DVMCを用いた2線式非同期回路に対する微小遅延測定," 信学'13総大, D-10-2, 2013年 3月.
• 前橋 孝太, 難波 一輝, 北神 正人, "TSV削減型3次元FPGAにおけるスイッチブロックテスト," 信学技報, FIIS, 2013年 3月.
• 草間 拓真, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "UAV搭載CP-SAR画像処理システムのVirtex-6 FPGA への実装," 信学技報, SANE2012-114, 2012年 11月.
• 渡邉 祥太郎, 難波 一輝, 北神 正人, "異種混在マルチGPUシステムにおける演算ユニット特性を考慮したスケジューリング手法," 信学技報, FIIS, 2012年 10月.
• 張 文坡, 難波 一輝, 伊藤 秀男, "マルチスキャンとテストポイント挿入によるLOSの微小遅延故障検出率向上法," 信学技報, FIIS, 2012年 6月.
• 湊 浩久, 加藤 健太郎, 難波 一輝, 伊藤 秀男, "LOSによる微小遅延故障検査の検出率向上手法," 信学技報, FIIS, 2012年 3月.
• Zhenkun Li, Kentaroh Katoh, Kazuteru Namba, and Hideo Ito, "Improving Small Delay Fault Coverage of LOC by Test Points Insertion," 信学技報, FIIS, 2012年 3月.
• 林 小秦, 北神 正人, 難波 一輝, 伊藤 秀男, "インターネット利用システムにおける攻撃に対する可用性の定量的評価," 信学技報, FIIS, 2012年 3月.
• 高品 信秀, 難波 一輝, 伊藤 秀男, "FPGAの配線における微小遅延欠陥検出のための遅延時間測定," FTC, 2012年 1月.
• 大石 航志, 難波 一輝, 伊藤 秀男, Josaphat Tetuko Sri Sumantyo, "2枚のFPGAボードとPCを使用したUAV搭載CP-SAR画像処理システム," 信学技報, RECONF2011-47, 2011年 11月.
• Takieddine Sbiai, Kazuteru Namba and Hideo Ito, "A Dynamically Configurable NoC Test Access Mechanism," 信学技報, DC2011-36, 2011年 11月.
• 赤川 慎人, 難波 一輝, 伊藤 秀男, "スキャンチェーンの再構成による千葉大スキャンテストデータ圧縮効率向上手法," 信学技報, DC2011-48, 2011年 11月.
• 片桐 崇, 難波 一輝, 伊藤 秀男, "タイミングエラー検出可能なデュアルエッジトリガFF," 信学技報, FIIS, 2011年 11月.
• 張 文坡, 難波 一輝, 伊藤 秀男, "FFの信号通過時間を含む微小遅延テスト方式," 信学技報, FIIS, 2011年 8月.
• 劉 元, 難波 一輝, 伊藤 秀男, "クロック数削減による千葉大スキャン設計の改良," FTC, 2011年 7月.
• 星 匠, 難波 一輝, 伊藤 秀男, "BISTによる3次元FPGAのスイッチブロックテスト," FTC, 2011年 1月.
• 平田 敏樹, 難波 一輝, 伊藤 秀男, Josaphat Tetuko Sri Sumantyo, "FPGAを用いたCP-SAR画像処理システム," 信学技報, FIIS, 2010年 10月.
• 中島 健吾, 難波 一輝, 伊藤 秀男, "耐ソフトエラー性を有するRSフリップフロップ," 信学技報, FIIS, 2010年 3月.
• 魏 小均, 北神 正人, 難波 一輝, 伊藤 秀男, "複数の破壊要素からの同時攻撃を考慮したインターネット利用システムにおけるIntegrityの定量的評価," 信学技報, FIIS, 2010年 3月.
• 田辺 融, 湊 浩久, 加藤 健太郎, 難波 一輝, 伊藤 秀男, "差分による遅延測定法の実行時間と面積の削減," 信学技報, DC2009-71, 2010年 2月.
• 松本 清紀, 難波 一輝, 伊藤 秀男, "千葉大スキャンの接続順序変更によるテストパターン削減手法," FTC, 2010年 1月.
• 菅澤 正弘, 難波 一輝, 伊藤 秀男, "ソフトエラー検出機能を有するBILBOレジスタ," 信学技報, DC2009-37, 2009年 12月.
• 坂田 雅俊, 難波 一輝, 伊藤 秀男, "ラッチ内2重ノード反転ソフトエラーの耐性設計," 信学技報, FIIS, 2009年 10月.
• 田辺 融, Haque Md Zahidul, 加藤 健太郎, 難波 一輝, 伊藤 秀男, "差分によるVLSI回路の遅延測定," 信学技報, FIIS, 2009年 6月.
• 星 匠, 難波 一輝, 伊藤 秀男, "3次元FPGAにおけるスイッチブロックのテスト方法," 信学技報, FIIS, 2009年 3月.
• 大島 豊, 難波 一輝, 伊藤 秀男, "SRAM型FPGAのLUTにおける遅延故障検出BIST," FTC, 2009年 1月.
• 今野 宏, 北神 正人, 難波 一輝, 伊藤 秀男, "インターネット利用システムにおけるIntegrityの定量的評価," 信学技報, DC2008-63, 2008年 12月.
• 坂田 雅俊, 難波 一輝, 伊藤 秀男, "ソフトエラー対策ラッチの調査と分類," 信学技報, FIIS, 2008年 6月.
• 中島 健吾, 難波 一輝, 伊藤 秀男, "耐ソフトエラーラッチの検出不可能な固定故障の影響," 信学技報 DC2008-8, 2008年 4月.
• 阮 双玉, 難波 一輝, 伊藤 秀男, "幅の広いエラーパルス検出機能を有する耐ソフトエラーFF," 信学技報 DC2008-9, 2008年 4月.
• 池田 卓史, 難波 一輝, 伊藤 秀男, "SEU/SET対策FFを用いた遅延故障テスト容易化スキャン構造," 信学'08総大, D-10-4, 2008年 3月.
• 三浦 健宏, 難波 一輝, 伊藤 秀男, "二線式論理を用いたFPGAのソフトエラーに対するフォールトセキュア性," 信学技報, DC2007-74, 2008年 2月.
• 金 海英, 難波 一輝, 伊藤 秀男, "スキャンインベクトル毎にテスト応答を観測する遅延故障テスト," FTC, 2008年 1月.
• 片多 昭裕, 北神 正人, 難波 一輝, 伊藤 秀男, "インターネット利用遠隔システムの信頼性評価法," 信学技報, DC2007-60, pp.1-6, 2007年 12月.
• 加藤 健太郎, 難波 一輝, 伊藤 秀男, "遅延故障テスト容易化FF方式の下での2段階テストデータ圧縮法," 信学技報 DC2007-25, pp.1-6, 2007年 11月.
• 大島 豊, 難波 一輝, 伊藤 秀男, "SRAM型FPGAにおけるLUTの遅延故障テスト," FTC, 2007年 7月.
• 加藤 健太郎, 難波 一輝, 伊藤 秀男, "遅延故障テスト容易化FFによる縮退故障用テストデータ圧縮法," 信学技報, FIIS, 2007年 6月.
• 池田 卓史, 難波 一輝, 伊藤 秀男, "遅延故障テスト容易化耐ソフトエラーラッチの設計," 信学技報, DC2007-1, pp.1-6, 2007年 4月.
• 松井 良和, 難波 一輝, 伊藤 秀男, "再構成スキャン分岐とエンコードによるIPコアテストデータ圧縮," 信学技報, FIIS, 2007年 3月.
• 加藤 健太郎, 難波 一輝, 伊藤 秀男, "マスタとスレーブのスキャンパスによるテスト容易化設計法," 信学技報, FIIS, 2007年 3月.
• 加藤 健太郎, 難波 一輝, 伊藤 秀男, "2線論理回路の遅延故障テスト容易化設計法," 信学技報, FIIS, 2007年 3月.
• 星野 大輔, 難波 一輝, 北神 正人, 伊藤 秀男, "情報家電間の親和性・競合性に基づく連携動作支援手法," 信学技報, HIP2006-119, pp.29-34, 2007年 2月.
• 近藤 崇之, 難波 一輝, 北神 正人, 伊藤 秀男, "TCPコネクションの確立要求に注目したワーム検知手法," 信学技報, CW, 2006年 12月.
• 加藤 健太郎, 姚 玉敏, 難波 一輝, 伊藤 秀男, "粗粒度動的再構成可能デバイスのPE部テストのためのDFT," 信学技報, DC2006-4, pp.15-24, 2006年 4月.
• 佐々木 陽一, 難波 一輝, 伊藤 秀男, "シュミットトリガ回路を用いたソフトエラーマスクラッチ," 信学'06総大, D-10-6, 2006年 3月.
• 榎本 優二, 難波 一輝, 伊藤 秀男, "縮退故障検出可能な耐ソフトエラーラッチの提案と評価," 信学技報, FIIS, 2006年 3月.
• 小泉 隼彦, 難波 一輝, 伊藤 秀男, "2パターンテストデータ圧縮とマルチスキャン操作," 信学技報, FIIS, 2006年 3月.
• 伊吹 豊, 難波 一輝, 北神 正人, 伊藤 秀男, "情報検索サーバを用いたホームネットワークの設定自動化手法," 信学技報, CW, 2006年 1月.
• 川口 裕太郎, 難波 一輝, 北神 正人, 伊藤 秀男, "RFIDを用いた情報家電操作支援システム," 信学技報, CW, 2006年 1月.
• 姚 玉敏, 加藤 健太郎, 難波 一輝, 伊藤 秀男, "動的再構成可能デバイスのPE部テストのためのDFT," FTC, 2006年 1月.
• 鰐渕 智弘, 難波 一輝, 伊藤 秀男, "アルゴリズムの改良による遅延故障BISTの回路量削減," 信学技報, FIIS, 2004年10月.
• 小泉 隼彦, 難波 一輝, 伊藤 秀男, "6値論理を用いた2パターンテストデータの圧縮," 信学技報, FIIS, 2004年 6月.
• 本田 圭一, 難波 一輝, 伊藤 秀男, "乗算器の冗長化による高歩留まり化設計の検討," 信学技報, FIIS, 2004年 3月.
• 高橋 孝太, 難波 一輝, 伊藤 秀男, "決定論的遅延故障BISTのハードウェア量削減法," 信学技報, FIIS, 2004年 3月.
• 徐 炳億, 難波 一輝, 伊藤 秀男, "テスト数を小さくしたマルチコンテキストFPGAの故障検出," 信学技報, FIIS, 2003年 6月.
• 高橋 孝太, 難波 一輝, 伊藤 秀男, "ゲート内容量を考慮した遅延故障テスト," 信学'03総大, D-10-12, 2003年 3月.

その他の発表

• 加藤 健太郎, 難波 一輝, 伊藤 秀男, "クロック信号利用のパス遅延測定による微小遅延テスト," 信学技報, FIIS, 2011年 8月.
• 加藤 健太郎, 難波 一輝, 伊藤 秀男, "低い面積コストのオンチップ微小遅延故障検出法," FIIS, 2010 6月.
• 加藤 健太郎, 田辺 融, Haque Md Zahidul, 難波 一輝, 伊藤 秀男, "シグネチャレジスタを用いた遅延測定法−その２, " FTC, 2009年 7月.
• 加藤 健太郎, 田辺 融, Haque Md Zahidul, 難波 一輝, 伊藤 秀男, "シグネチャレジスタを用いた遅延測定法, " 信学技報, FIIS, 2009年 6月.
• 藤原 英二, 難波 一輝, "バースト誤り制御符号に対する並列復号法," 信学技報, FIIS, 2001年.
• 藤原 英二, 難波 一輝, "バースト誤り制御符号に対する並列復号," 信学'01ソ大, D-10-2, 2001年.

特許

権利化済

• 崔 日, 難波 一輝, "半導体集積回路及び遅延測定回路," 特許第6218297号, PCT/JP2016/001185.
• 加藤 健太郎, 難波 一輝, 伊藤 秀男, "半導体集積回路及びその遅延故障テスト方法," 特許5757550号.
• 難波 一輝, 伊藤 秀男, "半導体集積回路," 特許5044778号.
• 難波 一輝, 伊藤 秀男, "エラートレラントが可能な半導体集積回路," 特許4910141号.
• 難波 一輝, 伊藤 秀男, "半導体集積回路," 特許第4769951号, PCT/JP2007/053937.
• 難波 一輝, 伊藤 秀男, "半導体集積回路及びそのテスト方法,"特許第4734577号, PCT/JP2007/053835.
• 佐々木 陽一, 難波 一輝, 伊藤 秀男, "エラートレラント方法及びその方法を実現可能な半導体集積回路," 特許第4555971号, PCT/JP2007/055342.
• 難波 一輝, 伊藤 秀男, "半導体集積回路," 特許第4555968号, U.S. Patent No. 7,945,829, PCT/JP2006/300022.

出願中・取り下げ済

• 加藤 健太郎, 難波 一輝, 伊藤 秀男, "半導体集積回路及びその遅延測定方法," 特願2009-265825号.
• 加藤 健太郎, 難波 一輝, 伊藤 秀男, "半導体集積回路及び半導体集積回路の検査方法," 特願2007-233346号.
• 加藤 健太郎, 難波 一輝, 伊藤 秀男, "半導体集積回路," 特願2007-233388号.
• 池田 卓史, 難波 一輝, 伊藤 秀男, "半導体集積回路," 特願2007-111043号, PCT/JP2008/057637.

その他

• 田中 雄大, 青山 拓未, 難波 一輝, Josaphat Tetuko Sri Sumantyo Sumantyo, "HLS と IP コアによるCP-SAR 画像処理FPGA回路の比較," 第24回環境リモートセンシングシンポジウム, 2022.
• 青山 拓未, 室賀 元晴, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "UAV搭載CP-SAR画像処理システムに向けたFPGAを用いた基板の仕様と設計," 第23回環境リモートセンシングシンポジウム, 2021.
• 千葉大学 難波研究室, "耐ソフトエラーVLSIシステム 〜 過酷な環境下でも動作するシステム 〜," SEMICON Japan SMART Workforce パビリオン, 2020.
• 室賀 元晴, 浜口 暢, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "UAV搭載CP-SAR画像処理システム用のFPGA基板設計," 第22回環境リモートセンシングシンポジウム, 2020.
• Noboru Hamaguchi, Kazuteru Namba and Josaphat Tetuko Sri Sumantyo, "CP-SAR Image Processing System using TCP / IP with Kintex-7 FPGA Board, " 9th Indonesia Jpn. Joint Sci. Symp., Nov. 2019.
• 難波 一輝, "耐ソフトエラーVLSIシステム 〜 過酷な環境下でも動作するIoT装置 〜," "ディペンダブルVLSIシステム 〜 故障しても動作できる高信頼IoT装置 〜,"産学合同技術シーズ交流会, 2019.
• 浜口 暢, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "CP-SAR 画像処理システム用TCP/IP通信環境実装, " 千葉大学大学院工学研究院サブ領域D/F合同研究ワークショップ, 2019
• 山本 雄太, 難波 一輝, "C-elementを用いたソフトエラー耐性ラッチの低電圧動作時における臨界荷量測定," 千葉大学大学院工学研究院サブ領域D/F合同研究ワークショップ, 2019
• 浜口 暢, 室賀 元晴, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "CP-SAR 画像処理システム用TCP/IP通信環境実装, " 第21回環境リモートセンシングシンポジウム, 2019.
• 室賀 元晴, 浜口 暢, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "FPGAを用いた CP-SAR画像処理システム" 平成30年度グローバルプロミネント研究基幹シンポジウム, 2018.
• 堀田 奈央, 山本 雄太, 難波 一輝, "マルチビットアップセット耐性を有するラッチへの放射線照射実験の準備," 第6回ソフトエラー(などの半導体の放射線効果)勉強会(ソフトエラーワークショップ), 2018.
• 浜口 暢, 文屋 勝, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "UAV搭載CP-SARシステムのためのプリント基盤設計, " 第20回環境リモートセンシングシンポジウム, 2018.
• 堀田 奈央, 高田 麻都, 勝又 啓道, 島袋 秀樹, 中川 雄貴, 上野 弘貴, 難波 一輝, "中性子線照射実験のための耐ソフトエラーラッチ回路," 東京大学大規模集積システム設計教育センター年報, p.76, 2017.
• 上野 弘貴, 堀田 奈央, 難波 一輝, "DICE構造を元にした耐エラーラッチへの放射線照射実験の評価," ソフトエラー(などのLSIにおける放射線効果)に関する第5回勉強会, 2017.
• 文屋 勝, 難波 一輝, Josaphat Tetuko Sri Sumantyo, "Kintex-7を用いたUAV搭載CP-SARシステム, " 第19回環境リモートセンシングシンポジウム, 2017.
• 難波 一輝, "LSIテスト容易化設計の基礎と遅延故障テストのポイント," 日本テクノセンター, Feb. 2017.
• 上野 弘貴, 羽田 伶, 難波 一輝, "耐ソフトエラー性を有するラッチ回路," 東京大学大規模集積システム設計教育センター年報, p.69, 2016.
• 難波 一輝, "VLSI システムの組み込み遅延測定回路とその較正法," 千葉エリア産学官連携オープンフォーラム2016.
• Masaru Bunya, Kazuteru Namba, Josaphat Tetuko Sri Sumantyo, "Image Processing System with Kintex-7 FPGA Board," Symp. Innovative Microwave Remote Sens., Nov. 2016.
• Hiroki Ueno and Kazuteru Namba, "Neutron Radiation To Soft Error Hardened Latches, " 7th Indonesia Jpn. Joint Sci. Symp., Nov. 2016.
• 難波 一輝, "高信頼情報システム実現のためのディペンダブルシステムLSI," イノベーションジャパン 大学見本市, 2016.
• Masaru Bunya, Kazuteru Namba, Josaphat Tetuko Sri Sumantyo, "CP-SAR processing system on FPGA for multiple image size, " 第18回環境リモートセンシングシンポジウム, 2015.
• 難波 一輝, 文屋 勝, 飯塚 慧, Josaphat Tetuko Sri Sumantyo, "UAV搭載CP-SARシステムにおけるFPGA間通信の実装, " 第17回環境リモートセンシングシンポジウム, 2015.
• 難波 一輝, "耐ソフトエラー性を有するVLSI テスト容易化設計, " NIRSテクノフェア2014.
• 難波 一輝, 飯塚 慧, Josaphat Tetuko Sri Sumantyo, "UAV搭載CP-SAR画像処理システムに対するFPGAのメモリリソース使用量削減, " 第16回環境リモートセンシングシンポジウム, 2014.
• Kei Iizuka, Kazuteru Namba, Josaphat Tetuko Sri Sumantyo, "Implementation of CP-SAR signal processing system on Virtex-6 FPGA, " Symp. Microsatellites Remote Sensing, Aug. 2013.
• 難波 一輝, 飯塚 慧, 草間 拓真, Josaphat Tetuko Sri Sumantyo, "CP-SAR信号処理システムのVirtex-6 FPGAによる実現, " 第15回環境リモートセンシングシンポジウム, 2013.
• Takieddine Sbiai, Wenpo Zhang, Kazuteru Namba and Masato Kitakami, "Testing and detecting of faulty links inside the network on chip switches," 5th Indonesia Jpn. Joint Sci. Symp., 2012.
• Kazuteru Namba, Takuma Kusama, Koshi Oishi, Kei Iizuka, Hideo Ito, Josaphat Tetuko Sri Sumantyo, "UAVSAR Processing System with Virtex-6 FPGA Board, " 17th CEReS Int'l Symp., Mar. 2012.
• 難波 一輝, 草間 拓真, 大石 航志, 飯塚 慧, 伊藤 秀男, Josaphat Tetuko Sri Sumantyo, "Virtex-6 FPGAを用いたCP-SAR画像処理システム, " 第14回環境リモートセンシングシンポジウム, 2012.
• 難波 一輝, 伊藤 秀男, "耐ソフトエラー性を有する製造テスト容易化設計," ソフトエラー(などのLSIにおける放射線効果)に関する第1回勉強会, 2011.
• Koshi Oishi, Kazuteru Namba, Hideo Ito, Josaphat Tetuko Sri Sumantyo, "UAV on-board CP-SAR image processing system using one FPGA board with 2GB DDR3 DRAM, " Int'l Conf. Imaging & Printing Technol., pp.227-230, Aug. 2011.
• 難波 一輝, 平田 敏樹, 大石 航志, 草間 拓真, 伊藤 秀男, Josaphat Tetuko Sri Sumantyo, "複数FPGAを用いた UAV-SAR 信号処理システム," 第13回環境リモートセンシングシンポジウム, 2011.
• 難波 一輝, 平田 敏樹, 大石 航志, 伊藤 秀男, Josaphat Tetuko Sri Sumantyo, "複数FPGAによるSAR信号処理システムの構築," 第12回環境リモートセンシングシンポジウム, 2010.
• 星 匠, 松本 清紀, 平田 敏樹, 難波 一輝, 伊藤 秀男, "RISC型CPUの作成," 東京大学大規模集積システム設計教育センター年報, p.162, 2009.
• 難波 一輝, 平田 敏樹, 伊藤 秀男, Bambang Setiadi, Josaphat Tetuko Sri Sumantyo, "合成開口レーダ搭載マイクロ衛星用FFT演算FPGA," 第11回環境リモートセンシングシンポジウム, 2009.
• Toshiki Hirata, Kazuteru Namba, Hideo Ito, Bambang Setiadi, Josaphat Tetuko Sri Sumantyo, "FFT computation FPGA for Microsatellite onboard Synthetic Aperture Radar, " Int'l Workshop Synth. Aperture Radar, Feb. 2009.
• 千葉大学 伊藤・北神・難波研究室, "論理回路に対する耐ソフトエラー設計," 千葉大学オープンリサーチ, 2008.
• Kentaroh Katoh, Kazuteru Namba and Hideo Ito, "Design for Delay Fault Testing of 2-Rail Logic Circuits," 3rd Indonesia Jpn. Joint Sci. Symp., 2008.
• 坂田 雅俊, 難波 一輝, 伊藤 秀男, "C素子を用いた耐ソフトエラーフリップフロップ," 東京大学大規模集積システム設計教育センター年報, p.108, 2008.
• 森 耕太郎, 難波 一輝, 伊藤 秀男, "キャリールックアヘッド8ビット加算器の作成," 東京大学大規模集積システム設計教育センター年報, p.108, 2008.
• 難波 一輝, 伊藤 秀男, "二重系回路に適した遅延故障テスト容易化設計," キャンパス・イノベーションセンター東京 新技術説明会, 2008.
• 難波 一輝, 伊藤 秀男, "高信頼システムLSIを実現する耐ソフトエラー・製造テスト容易化設計," 第2回千葉大学TLO技術移転特別フェア, 2008.
• 加藤 健太郎, 難波 一輝, 伊藤 秀男, "デュアル回路・耐セキュリティ回路の遅延テスト容易化," 千葉大学 新技術説明会, 2008.
• 伊藤 秀男, 難波 一輝, "高信頼情報システム実現のための耐ソフトエラーシステムLSIの開発," イノベーションジャパン 新技術説明会, 2007.
• 阮 双玉, 大島 豊, 池田 卓史, 難波 一輝, 伊藤 秀男, "演算ユニット回路PE (Processing Element) の試作," 東京大学大規模集積システム設計教育センター年報, p.148, 2007.
• 千葉大学 伊藤・北神・難波研究室, "論理回路に対する耐ソフトエラー設計," CEATEC JAPAN 産学交流パビリオン, 2006.
• 池田 卓史, 平山 勝之, 難波 一輝, 伊藤 秀男, "冗長ラッチを有さない2パターンテスト用スキャン設計回路の試作," 東京大学大規模集積システム設計教育センター年報, p.210, 2006.
• 佐々木 陽一, 難波 一輝, 伊藤 秀男, "冗長化設計Wallace Tree型乗算器の試作1," "同2," 東京大学大規模集積システム設計教育センター年報, 共に p.210, 2005.
• 難波 一輝, 伊藤 秀男, "冗長パスを有するマルチコンテキストFPGA," 東京大学大規模集積システム設計教育センター年報, p.210, 2004.

謝辞

難波の研究の一部は以下の助成を受けて行われました。この場を借りてお礼申し上げます。

• 科学研究費補助金 (基盤研究C, 20K11728) 研究期間：令和2〜4年度
• (公財)電気通信普及財団 (研究調査助成) 研究期間：平成31年度
• (一財)テレコム先端技術研究支援センター (平成29年度SCAT研究費助成) 研究期間：平成30・31年度
• 科学研究費補助金 (基盤研究C, 15K00069) 研究期間：平成27〜29年度
• 科学研究費補助金 (若手研究B, 21700053) 研究期間：平成21・22年度
• (財)カシオ科学振興財団 (第24回研究助成) 研究期間：平成19年度
• (財)倉田記念日立科学技術財団 (第38回倉田奨励金) 研究期間：平成18年度

また、その他多くの皆さまのご協力によって、難波の研究は支えられております。感謝しております。

リンク

北神・難波研究室
情報工学コース
工学部
千葉大学

居室

西千葉キャンパス工学部1号棟4階411号室 (内線:3255)

オフィスアワー

平日13:00-17:00
実験、ゼミ、会議等が既にスケジュールされている時間は除く

予め連絡の上来室のこと