情報画像工学実験II

実験II-6. 論理回路設計

レポートについて

下に示すレポート課題1から4までをこなし、それについてレポートを書くこと。またレポートにはVerilog-HDL で記述したそれぞれの回路を示すこと。さらに後々の易読性を考慮したコメントを書き加えること。
レポートとはつまり報告書である。人に報告する、読ませるものであることを意識しながら作成すること。演習ではないので正しい回答 (この場合、正常に動作する回路) が記載してあることは必ずしも重要なことではない。
その他、課題以外の内容を扱った者には＋αの加算を与える。
1号棟5階501室前実験Aのボックスに提出すること。〆切は実験2週目の翌週とする。(火曜班は月曜17時、水曜班は火曜17時とする。ただし、〆切の日が祝日である場合は翌日17時を〆切とする。)
他の実験レポートと区別が付くように "実験-6" と表紙に明記すること。
レポートに対するコメントを希望するものは以下の通りに提出すること。(希望しない者は普通に提出すると良い)
- 計2部提出すること。内、一部には表紙に「返却希望」と朱筆すること。朱筆した方のみ返却し、採点する際、返却したレポートは評価しない(できない)。採点は返却していないレポートに対してのみ行う。
- 「返却希望」と朱筆されたレポートは〆切翌週実験時間前までにコメントを付加して1号棟4階409室にて返却する。

レポート課題

課題1：半加算器・全加算器

"回路シミュレータについて" を参考にしながら半加算器と全加算器に対するシミュレーション実験を実施せよ。

課題2：マルチプレクサ回路

図1の回路(マルチプレクサ回路)を Verilog-HDL で記述せよ。また、この回路の機能を説明せよ。ここで A, B, C は入力信号であり、Y は出力信号である。さらに、記述した回路に対しシミュレーション実験を実施せよ。

図1. マルチプレクサ回路

課題3：4ビット加算器の階層設計

図2のように半加算器1個と全加算器3つを組み合わせて4ビット加算器をVerilog-HDLで階層化設計し、シミュレーションで動作確認せよ。図中の半加算器、全加算器の記述は実験テキストを参考にせよ。

図2. 4ビット加算回路

課題4：パリティチェッカの設計

4ビット入力線A (偶数パリティ符号) の各論理値において1の数が奇数のとき出力ビットEに1を出力し、1の数が偶数の時出力ビットEに0を出力するパリティチェッカをVerilog-HDLで設計せよ。

表1. パリティチェッカ真理値表

A[2]	A[1]	A[0]	E
0	0	0	0
0	0	1	1
0	1	0	1
0	1	1	0
1	0	0	1
1	0	1	0
1	1	0	0
1	1	1	1

A[3]	A[2]	A[1]	A[0]	E
1	0	0	0	1
1	0	0	1	0
1	0	1	0	0
1	0	1	1	1
1	1	0	0	0
1	1	0	1	1
1	1	1	0	1
1	1	1	1	0

課題5以降は難易度が高い。余力のある者のみ挑戦して欲しい。

課題5：7セグメントデコーダ

入力値Iの値に応じ、図3のように8の字型に並べられた7つの発光ダイオード(7セグメントLED)を10進表示するように制御する回路が7セグメントデコーダである。7セグメントデコーダをVerilog-HDLで設計し、シミュレーションで動作確認せよ。なお設計する回路は正論理である(つまり電圧レベルが高いときを1、低いときを0とする)と仮定せよ。

図3. 7セグメントデコーダと7セグメントLED

【参考】7セグメントLEDの表示を模倣する検証用モジュールについて

課題6：ハミング符号

(7,4) ハミング符号の符号化器・復号器をVerilog-HDLで設計し、シミュレーションで動作確認せよ。ただし (7,4) 符号とは符号語の長さが7ビット、情報語の長さが4ビットの符号を示す。

課題7：乗算器

4ビット乗算器をVerilog-HDLで設計し、シミュレーションで動作確認せよ。

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難波一輝 (助教・伊藤・北神・難波研究室)
工学部1号棟4階409号室、内線3255、043-290-3255、namba@ieee.org